eWorld Research - Xilinx Webpack and MidelSim Overview

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Last update: 9/11/2003
by Alessandro Polo

Xilinx Webpack and MidelSim Overview

Overview

Sito del produttore: http://www.xilinx.com/

Disponibile una versione Free-Trial ed una commerciale molto piu complessa e ricca di librerie, il download del compilatore e del tool di simulazione comporta circa 250 megabyte di dati. Supporta piattaforme Windows, UNIX e Linux.

Seguono i passi da percorrere per creare e simulare un circuito elettronico digitale.

Creazione nuovo progetto

Cliccare su New Source per creare un nuovo file vhdl.

Cliccare su Add Source per aggiungere al progetto un file sorgente già esistente.

Controllate che il riassunto sia coerente con le specifiche.

Quindi scrivere il codice, per controllare la sintassi/semantica del codice cliccare su Compile o Built.

Forma d'onda
per il test componente

Aggiungere una sorgente ad un file VDHL.

Selezionare Test Bech Waveform per testare il codice.

Modificate se necessario le specifiche del clock.

Create una forma d'onda per ogni ingresso, la linea verticale blu segna il termine della simulazione.

Save All per salvare tutti i file del progetto.

La forma d'onda relativa al codice è stata associata.
In realtà il formato della forma d'onda è ancora VHDL.
(può essere molto istruttico consultarlo)

Simulazione
Progetto

Selezionare il file VHDL principale del progetto e cliccare su "Launch ModelSim Simulator".

Simulare il Progetto

Per testare la forma d'onda: selezionarla e cliccare su "Simulate Behavioral Model".

Output di ModelSim

# Reading G:/Modeltech/tcl/vsim/pref.tcl
# do ff_test.fdo
# ** Warning: (vlib-34) Library already exists at "work".
# Model Technology ModelSim XE II vcom 5.7c Compiler 2003.03 Mar 15 2003
# -- Loading package standard
# -- Loading package std_logic_1164
# -- Loading package std_logic_arith
# -- Loading package std_logic_unsigned
# -- Compiling entity ff_dpet
# -- Compiling architecture behavioral of ff_dpet
# Model Technology ModelSim XE II vcom 5.7c Compiler 2003.03 Mar 15 2003
# -- Loading package standard
# -- Loading package std_logic_1164
# -- Loading package std_logic_arith
# -- Loading package std_logic_unsigned
# -- Loading package textio
# -- Loading package std_logic_textio
# -- Compiling entity ff_test
# -- Compiling architecture testbench_arch of ff_test
# -- Loading entity ff_dpet
# -- Compiling configuration ff_dpet_cfg
# -- Loading entity ff_test
# -- Loading architecture testbench_arch of ff_test
# vsim -lib work -t 1ps ff_test
# Loading G:/Modeltech/win32xoem/../std.standard
# Loading G:/Modeltech/win32xoem/../ieee.std_logic_1164(body)
# Loading G:/Modeltech/win32xoem/../ieee.std_logic_arith(body)
# Loading G:/Modeltech/win32xoem/../ieee.std_logic_unsigned(body)
# Loading G:/Modeltech/win32xoem/../std.textio(body)
# Loading G:/Modeltech/win32xoem/../ieee.std_logic_textio(body)
# Loading work.ff_test(testbench_arch)
# Loading work.ff_dpet(behavioral)
# .wave
# .structure
# .signals
# ** Failure: Simulation successful (not a failure). No problems detected.
# Time: 910 ns Iteration: 0 Process: /ff_test/line__65 File: ff_test.vhw
# Break at ff_test.vhw line 124
# Simulation Breakpoint: Break at ff_test.vhw line 124
# MACRO ./ff_test.fdo PAUSED at line 13

Diagramma temporale della forma d'onda in ingresso.

Altre opzioni di ModelSim..

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